IT之家 4 月 30 日音问，在北好意思工夫议论会上，台积电更新公布 SoIC 3D 堆叠工夫阶梯图，明确了改日几年的工夫演进标的。台积电诡计减弱现存的 6μm 互连间距，筹商到 2029 年减弱至 4.5μm。

IT之家注：SoIC 全称 System on Integrated Chips，是台积电莳植的 3D IC 封装工夫，通过垂直堆叠多个芯片杀青高性能、高密度的集成。

比较传统封装，SoIC 运用羼杂键合工夫杀青芯片间的平直互连，大幅贬低信号旅途，贬低功耗与延长，适用于高性能计较与 AI 芯片。

在工夫旅途上，SoIC 主要分为 Face-to-Back（F2B，背对背）和 Face-to-Face（F2F，面临面）两种堆叠形式。F2B 堆叠受限于物理结构，信号必须穿过底部的硅通孔（TSV）和多层金属，不仅增多延长和功耗，还松手了互连密度。

数据透露，F2B 想象的信号密度仅为 1500 个 / mm²。比较之下，F2F 堆叠通过羼杂铜键合工夫平直不时两块芯片的金属层，无需使用 TSV，信号密度大幅提高至 14000 个 / mm²，让芯片间的通讯性能接近片内互连水平。

从肤浅的互连间距来看，台积电在 2023 年杀青了至极清雅的 9µm 间距，足以补助 AMD Instinct MI300 系列等居品，但第一代 SoIC 仅补助 F2B 想象。台积电在 2025 年把互连间距贬低到 6μm，并预估到 2029 年间距将减弱至 4.5µm。

以上图源：台积电

富士通的 Monaka 管束器是该工夫的首个分量级应用。这款面向数据中心的 CPU 领有 144 个 Armv9 中枢体育游戏app平台，其计较模块选拔台积电 N2 工艺制造，并通过 F2F 形式堆叠在 N5 工艺的 SRAM 芯片之上。